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Our Mission

Asynchronous

 
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About us

 

 
 
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商号: Company Name
株式会社ウーノラボ  UNO Laboratories, Ltd.
代表取締役  福島 眞粧美:CEO Masami Fukushima
顧問     佐藤 靖  :Advisor   Osamu Sato 
       梶井 厚志 :Advisor Atsushi Kajii

所在地: Location
〒151-0051 東京都渋谷区千駄ケ谷3丁目8番-6-305号
3-8-6-305 Sendagaya, Shibuya-ku, Tokyo 
151-0051, Japan

設立: Founded
2017年5月29日 
May 29, 2017

資本金等: Common Stock
3,550万円(2021年11月現在)
35.5 million yen (As of Nov. 2021)

事業内容: Main Business Activities
・同期式・非同期式プロセッサの研究開発
 および技術ライセンシング
・IPコア販売
・AI学習システムの開発およびライセンシング
・R & D and licensing of synchronous and asynchronous processors 
・Development and licensing of AI learning system            

Mission
Asynchronous

 
 

Topics


2011年11月
代表取締役 福島眞粧美が特許第4862100号「中央演算処理装置及びマイクロコンピュータ」を取得
(日本、米国、台湾、韓国で権利化)
USA        PATENT NUMBER   US 8,516,225 B2
TAIWAN   PATENT NUMBER   Ⅰ-389027
KOREA    PATENT NUMBER    10-1178293
※2018年に株式会社ウーノラボへ権利譲渡

2017年5月
株式会社ウーノラボを設立

2017年10月
東京都渋谷区千駄ヶ谷3丁目8番-6-305 に本社を開設

2018年6月
弘前大学と共同研究を開始
テーマ: 組込みプロセッサのマイクロアーキテクチャに関する研究

2018年10月
特許第 6419924号「学習支援システムおよび学習支援方法」を取得

2019年8月
弘前大学とウーノラボは MWSCAS2019 にて
マイクロプロセッサのボトルネックを軽減しエネルギー効率の向上を実現した共同研究の成果を発表
※自社特許を使用した
「非パイプラインの1ステージ化 RISC-Vプロセッサ(RV32IM適用)」を Xilinx®Artix®-7 100T FPGA に実装
※MWSCAS2019:62nd IEEE International Midwest Symposium on Circuits and Systems
表題:A Single-Stage RISC-V Processor to Mitigate the Von Neumann Bottleneck
(ノイマンボトルネック軽減のための1ステージ化 RISC-V プロセッサ)
https://ieeexplore.ieee.org/abstract/document/8884919

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【非パイプラインの1ステージ化 RISC-V プロセッサについて】

1命令サイクルを1ステージ化して1クロックで処理することにより、
1クロックあたりの処理量が増えることからクリティカルパスは長くなりますが、
条件分岐や割込み命令の実行において、パイプラインのように先読みした命令の破棄や再読み込みという処理の無駄が発生せず、
同一周波数ではパイプラインを超える処理効率を実現します。
※動作周波数を上げなくても、低い周波数でそれ以上の動作周波数のパイプラインに匹敵する処理が可能
⇒ 高いエネルギー効率を実現


エネルギー効率の高い1ステージ化 RISC-V プロセッサの用途として、
電池交換が困難な場所で常時動作することが求められるセンサノードなどのIoT機器や
ヘルスケアアプリケーションなどの各種モニタリング機器への組み込みが挙げられます。
また、画像処理におけるエッジコンピューティングにも非常に適しています。
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2019年10月
資本金等の増資 1,000万円(資本金+500万円、資本準備金+500万円)を行い、
資本金等の額が 1,550万円になりました。

2020年2月
RISC-V財団にシルバー会員(Strategic Member)として登録
https://riscv.org/members/

2020年8月
資本金等の増資 1,000万円(資本金+500万円、資本準備金+500万円)を行い、
資本金等の額が 2,550万円になりました。

2021年3月
弘前大学とウーノラボは SASIMI2021 にて共同研究成果を発表
※SASIMI2021:The 32rd Workshop on Synthesis And System Integration of Mixed Information technologies
表題:Energy Efficient RISC-V Processor for Portable Sensor Applications
http://sasimi.jp/new/sasimi2021/

2021年4月
・Xilinx®Artix®-7 100T FPGA に実装した1ステージ化 RISC-V プロセッサの回路効率を改善し、
従来の検証結果の2倍の動作周波数を達成
・ロジック・エレメント使用率の大幅減少により、さらなる低消費電力化を実現
※MWSCAS2019論文と比較

2021年4月
1ステージ化 RISC-V(RV32IM)プロセッサの性能向上についてプレスリリース
「エナジーハーベスティングIoT機器の普及を促進する高効率な1ステージ化 RISC-V プロセッサの開発」
https://kyodonewsprwire.jp/release/202104304389
Development of highly efficient Single-Stage RISC-V processor to promote the spread of energy harvesting IoT devices.pdf


2021年5月
「MONOist」の組み込み開発ニュースに掲載
https://monoist.atmarkit.co.jp/mn/spv/2105/17/news047.html

2021年10月
Efinix®Trion®FPGA(T20BGA256、SMIC 40nm)に1ステージ化 RISC-V プロセッサを実装し、高効率動作を実証

2021年10月
弘前大学とウーノラボは GCCE 2021 にて
1ステージ化 RISC-V プロセッサが実現する高いエネルギー効率についての共同研究成果を発表
※GCCE 2021:2021 IEEE 10th Global Conference on Consumer Electronics
表題:An Energy Efficient Processor Applicable to Continuous SPO2 Monitoring
IEEE GCCE 2021, Kyoto, 12-15 October 2021 (ieee-gcce.org)

Xilinx®Artix®-7 100T FPGAに1ステージ化 RISC-V プロセッサ(RV32IM適用)を実装
●Dhrystone ベンチマークテストにおける消費電力量(J)は、Xilinx®Micro Blaze™(5段パイプライン)の6.4%となることを実証


【Dhrystone ベンチマーク(version 2.2)512,000回実行における消費電力量測定結果】
・Arty-A7 100T development board 使用
・動作周波数:25MHz(Arty-A7 100T development boardでの1ステージ化 RISC-V プロセッサの最高動作周波数は50MHz)
・DMIPS/MHz:1.4
・1ステージ化:実行時間 8.3(秒)  消費電力量 0.224(J)
・ Micro Blaze :実行時間 32(秒)  消費電力量 3.488(J)

※上記1ステージ化 RISC-V プロセッサの実用性を示すためにパルスオキシメーターに適用し、
充電式単三電池1個で2日間以上SpO2の連続モニタリングが可能であることを実証


2021年11月
資本金等の増資1,000万円(資本金+500万円、資本準備金+500万円)を行い、
資本金等の額が3,550万円になりました

2021年12月
低消費電力IoT機器に最適なエフィニックス Efinix® Trion® FPGA(T20BGA256、SMIC 40nm)に
1ステージ化 RISC-V プロセッサを実装し、高効率動作を実証したことについてプレスリリース
「Efinix® Trion® FPGA(T20) に1ステージ化RISC-Vプロセッサを実装 - 株式会社ウーノラボ」
Efinix® Trion® FPGA(T20) に1ステージ化RISC-Vプロセッサを実装 - 株式会社ウーノラボ | ウーノラボのプレスリリース | 共同通信PRワイヤー (kyodonewsprwire.jp)

エフィニックス (Efinix) (efinixinc.com)

2021年12月
イノベーションズアイ様主催の「革新ビジネスアワード2021」にて
【よい仕事おこし賞(提供:城南信用金庫様)】 を受賞
革新ビジネスアワード2021 | イノベーションズアイ BtoBビジネスメディア (innovations-i.com)

2022年2月
イノベーションズアイ様のサイトへの当社事業に関するインタビュー記事の掲載
究極の低消費電力にして処理遅延のない1ステージ型大規模集積回路の創出に挑戦 | イノベーションズアイ BtoBビジネスメディア (innovations-i.com)

2022年2月
弘前大学との共同研究により、1ステージ化 RISC-Vプロセッサを実装したASIC(ROHM 180nm)の試作完成

2022年3月
Efinix® Titanium FPGA (Ti60F225、TSMC 16nm) に1ステージ化 RISC-Vプロセッサ (RV32IM) を実装し、高効率動作を実証

2022年5月
Efinix® Sapphire SoC (T20BGA256/Ti60F225) に1ステージ化 RISC-Vプロセッサ (RV32IM) を実装し、高効率動作を実証

2022年5月31日~6月2日
RISC-V Days Tokyo 2022 Spring にて、Efinix社との共同プレゼンテーションを実施
表題 : エフィニックス (Efinix) FPGA とウーノラボ 1ステージ RISC-V による究極電力効率の実現
RISC-V Days Tokyo 2022 Spring | RISC-V 協会 | RISC-V Association (riscv.or.jp)

2022年10月
弘前大学との共同研究による、
1ステージ化 RISC-V プロセッサを実装した ASIC(ルネサスエレクトロニクス社 SOTB 65nm使用)の試作完成

※DAシンポジウム2022(8/31~9/2開催)にて、
弘前大学により「 SOTB 65nm を用いた 2 mm × 3 mm の1ステージ化 RISC-V プロセッサの設計(命令メモリ/データメモリ:32kB) 」について発表される
表題:パターン密度均一化に貢献する オンチップデカップリング容量セルの提案
DAシンポジウム 2022 (sig-sldm.org)

2023年4月
【GitHub情報】
●Efinix® Sapphire SoC への実装用 Trinita® 1ステージ/2ステージ RISC- V コア (RV32IM) の無償評価版をGitHubで公開
※ウーノラボ GitHub URL:https://github.com/unolabo
※無償評価版は暗号化 +1時間使用制限付き
※さらなる電力効率重視の2ステージコアも同時リリース

●Efinix® Sapphire SoC への実装用 Trinita® 1ステージ/2ステージ RISC- V コア (RV32IM) の有償版ご提供開始
●技術ライセンスのご提供開始
※「Contact us」よりお問い合わせください

2023年4月
Trinita® 1ステージ/2ステージ RISC- V コア (RV32IM) の公開についてプレスリリース
「Efinix® Sapphire SoC への実装用1 ステージ/2ステージ Trinita® RISC-V コア の無償評価版を公開」
Efinix®Sapphire SoC への実装用1ステージ/2ステージ Trinita RISC-Vコア の無償評価版を公開 | ウーノラボのプレスリリース | 共同通信PRワイヤー (kyodonewsprwire.jp)

2023年4月
加賀デバイス株式会社様(Efinix® FPGA 取扱代理店)HPのEfinix® コラム欄に
「RISC-V 省電力コアの公開」として Trinita® 1ステージ/2ステージ RISC- V コア (RV32IM) について掲載
「Efinix」カテゴリーの記事一覧 | 加賀デバイス株式会社 (kgdev.co.jp)

2023年4月
【GitHub情報】
Efinix® Sapphire SoC に実装した Trinita® 1ステージ/2ステージ RISC- V コア (RV32IM) によるSpO2デモデザインを公開

Efinix® T20 BGA256 Development Board に拡張ボードを結合し、
Trinita® 1ステージ/2ステージ RISC- V コア (RV32IM) を使用したSpO2デモデザインをお試し頂けます。
※ウーノラボ GitHub URL:https://github.com/unolabo

2023年6月
【GitHub情報】
Efinix® Sapphire SoCのRISC-V コアを
無償版 Trinita® 1ステージ/2ステージ RISC- V コア (RV32IM) に置き替える手順についての説明動画を公開
Sapphire SoC の RISC-V コア を Trinita コアに置き換える手順 - YouTube

2023年8月
【GitHub情報】
Trinita® RISC-V コアでのBootloader によるソフトウェアの読み出しと実行についての説明動画を公開
Trinita コアでの Bootloader によるソフトウェアの読み出しと実行 - YouTube

2023年9月
弘前大学との共同研究により、Trinita®1ステージ RISC-V コアを実装した改良版ASIC(ROHM 180nm)の試作完成

2023年10月
・Trinita®1ステージ RISC-V コアの電力効率改善
ロジック・エレメント使用率削減・電力効率向上を実現した最新版を公開予定

・Trinita®1ステージ RISC-V コアを Efinix® Trion® T8F81C2に実装
Xyloni Development Kitで動作確認可能なサンプルデザインの公開予定
Xyloni Development Kit | Efinix, Inc. (efinixinc.com)

2024年3月11~12日
弘前大学とウーノラボは SASIMI2024にて共同研究成果を発表
※SASIMI2024:The 25th Workshop on Synthesis And System Integration of Mixed Information technologies
表題:Energy Reduction of Health Monitoring Processor by Optimizing Supply and Back-Gate Voltages with Simulated Annealing
SASIMI 2024 | Home

2024年3月14日
【GitHub情報】
●電力効率向上版
Trinita®1ステージ RISC-V コアを公開
※Efinix® Sapphire SoC実装用
無償評価版
※2024年3月現在 1ステージコアの性能向上にともない、2ステージコアは提供終了となりました。
https://github.com/unolabo/efx-trinita-exa

●電力効率向上版 Trinita®1ステージ RISC-V コアを使用した SpO2デモデザインを公開
https://github.com/unolabo/efx-trinita-demo-spo2

※有償版 Trinita®1ステージ RISC-V コアについては Contact us よりお問い合わせください

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【当社へお問い合わせは、下記 Contact us よりご連絡ください】

November 2011
Masami Fukushima (CEO) granted a patent for "Central Processing Unit and Microcomputer"
(Rights granted in Japan, the U.S., Taiwan, and Korea)
※The patent was assigned to UnoLab in 2018.

Patent No : JAPAN 4862100
USA US 8,516,225 B2
TAIWAN   I-389027
KOREA  10-1178293

June 2018
UNO Laboratories, Ltd. and Hirosaki University begin joint research
Theme: Research on micro-architecture of embedded processors

August 2019
UNO Laboratories, Ltd. and Hirosaki University present joint research results on reducing microprocessor bottlenecks and improving energy efficiency at MWSCAS2019
(Non-pipelined 1-Stage RISC-V processor (RV32IM) implemented on Xilinx®Artix®-7 100T FPGA)
※MWSCAS 2019:62nd IEEE International Midwest Symposium on Circuits and Systems
Title:A Single-Stage RISC-V Processor to Mitigate the Von Neumann Bottleneck
https://ieeexplore.ieee.org/abstract/document/8884919

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【Non-pipelined Single-Stage RISC-V processor】

UNO Laboratories, Ltd. is collaborating with Hirosaki University on designing microarchitecture for embedded processors.
We’ve successfully designed a highly energy efficient non-pipelined 1-Stage RISC-V processor (RV32IM) with using our own patent .
Non pipelined 1-Stage architecture makes one instruction cycle into one stage and can be processed in one clock.
Although the critical path is longer in 1-Stage operation due to the increased amount of processing per clock cycle, the processing efficiency exceeds that of pipelining at the same frequency because there is no waste of processing such as discarding and reloading instructions that have been read ahead of time in the execution of conditional branches and interrupt instructions, as occurs in pipelining.

※Processing comparable to pipelines with higher operating frequencies at lower frequencies without increasing the operating frequency
⇒ High power efficiency

The energy-efficient 1-Staged RISC-V processor can be applied to IoT devices such as sensor nodes, which must operate constantly in locations where battery replacement is difficult, and to various monitoring devices such as healthcare applications.
And it's also suitable for edge computing in image processing.
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February 2020
UNO Labolatories, Ltd. Registered as a Silver Member (Strategic Member) with the RISC-V Foundation
https://riscv.org/members/

March 2021
UNO Laboratories, Ltd. and Hirosaki University present joint research results at SASIMI 2021
※SASIMI2021:The 32rd Workshop on Synthesis And System Integration of Mixed Information technologies
Title:Energy Efficient RISC-V Processor for Portable Sensor Applications
http://sasimi.jp/new/sasimi2021/

April 2021
・Improved circuit efficiency of 1-staged RISC-V processor implemented on Xilinx®Artix®-7 100T FPGA, achieving twice the operating frequency of previously verified results
・Logic elements utilization significantly reduced for even lower power consumption
※ Comparison with MWSCAS2021 paper

October 2021
1-Stage RISC-V processor (RV32IM) implemented on Effinix®Trion® FPGA (T20BGA256, SMIC 40nm) to demonstrate highly efficient operation
Efinix, Inc. (efinixinc.com)

October 2021
UNO Laboratories, Ltd. and Hirosaki University present joint research results on High Energy Efficiency Achieved by 1-Stage RISC-V Processor at GCCE 2021
※GCCE2021:2021 IEEE 10th Global Conference on Consumer Electronics
Title:An Energy Efficient Processor Applicable to Continuous SpO2 Monitoring
IEEE GCCE 2021, Kyoto, 12-15 October 2021 (ieee-gcce.org)

●1-Stage RISC-V processor (RV32IM) on Xilinx®Artix®-7 100T FPGA
●Demonstrated power consumption of 6.4% of Xilinx® Micro Blaze™ (5-stages pipeline) in Dhrystone benchmark

Arty-A7 100T ENERGY CONSUMPTION TO COMPLETE DHRYSTONE BENCHMARK】
※Running Dhrystone benchmark program (version 2.2) 512,000 times
※Operating frequency:25MHz
(Highest operating frequency of 1-Stage RISC-V processor on Xilinx®Artix®-7 100T development board:50MHz)
・Single-Stage:Runtime 8.3(s) Energy consumption 0.224(J)
・Micro Blaze :Runtime 32(s) Energy consumption 3.488(J)


※To demonstrate the practicality of the above 1-Stage RISC-V processor, we applied it to a pulse oximeter and demonstrated that continuous monitoring of SpO2 for more than 2 days is possible with a single AA NiMH rechargeable battery.

February 2022
UNO Labolatories, Ltd. and Hirosaki University complete prototype ASIC (ROHM 180nm) implementing 1-Stage RISC-V processor

March 2022
1-Stage RISC-V processor (RV32IM) implemented on Effinix®Titanium FPGA (Ti60F225、TSMC 16nm) to demonstrate highly efficient operation

May 2022
1-Stage RISC-V processor (RV32IM) implemented on Efinix®Sapphire SoC (T20BGA256/Ti60F225) to demonstrate highly efficient operation

31 May ~ 02 June 2022
UNO Laobolatories, Ltd. and Efinix, Inc. jointly present at RISC-V Days Tokyo 2022 Springat RISC-V Days Tokyo 2022 Spring
Title : Achieving Ultimate Power Efficiency with Efinix FPGAs and the UNO Labo Single-Stage RISC-V Core
RISC-V Days Tokyo 2022 SpringRISC-V 協会 | RISC-V Alliance Japan (riscv.or.jp)

October 2022
UNO Labolatories, Ltd. and Hirosaki University complete prototype ASIC (using Renesas Electronics SOTB 65nm) implementing 1-Stage RISC-V processor

※Hirosaki University presents "Design of 2 mm × 3 mm Single-Stage RISC-V processor using SOTB 65nm (instruction memory/data memory: 32kB)" at DA Symposium 2022 (Aug. 31-Sept. 2)
Titlte :A Proposal for On-Chip Decoupling Capacitor Contributing to Pattern Density Uniformity
DAシンポジウム 2022 (sig-sldm.org)

2 April 2023
●Free version Trinita® 1-stage/2-stages RISC-V cores (RV32IM) for implementation on Efinix® Sapphire SoC released
※GitHub URL:https://github.com/unolabo
※Free version with encryption and 1-hour usage limit
※2-stages version, focusing on further power efficiency, was released at the same time.

17 April 2023
●SpO2 demo design using Trinita® 1-stage/2-stages RISC-V cores (RV32IM) for implementation on Efinix® Sapphire SoC released

Please try out a demo design that combines an expansion board with Efinix®T20 BGA256 Development Board to enable SpO2 measurements using Trinita® 1-stage/2-stages RISC-V cores (RV32IM).
※GitHub URL:https://github.com/unolabo

September 2023
UNO Labolatories, Ltd. and Hirosaki University complete improved prototype ASIC (ROHM 180nm) implementing Trinita® 1-Stage RISC-V core (RV32IM)

October 2023
・Trinita® 1-Stage RISC-V core (RV32IM) improves Power Efficiency
Latest version with reduced LE utilization and improved power efficiency to be released

・Trinita® 1-Stage RISC-V core implemented on Efinix® Trion® T8F81C2
Sample design for testing with the Zyloni Development Kit to be released
Xyloni Development Kit | Efinix, Inc. (efinixinc.com)

11~12 March 2024
UNO Laboratories, Ltd. and Hirosaki University present joint research results at SASIMI 2024

※SASIMI2024:The 25th Workshop on Synthesis And System Integration of Mixed Information technologies
Title:Energy Reduction of Health Monitoring Processor by Optimizing Supply and Back-Gate Voltages with Simulated Annealing
SASIMI 2024 | Home

14 March 2024
●Trinita® 1-Stage RISC-V Core with Improved Power Efficiency released
(Free evaluation version for Efinix® Sapphire SoC implementation)
※As of March 2024, 2-stage core is no longer offered as the performance of 1-stage core has been improved.
https://github.com/unolabo/efx-trinita-exa

SpO2 demo design using power-efficient version of Trinita® 1-Stage RISC-V core (RV32IM) released
https://github.com/unolabo/efx-trinita-demo-spo2

●Paid version Trinita® 1-Stage RISC-V core (RV32IM) for implementation on Efinix® Sapphire SoC released
For information on offering paid versions and technical licenses, please contact us through the "Contact Us" below.


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