▶ How to Load and Execute Software Using the Bootloader on Trinita® Core (February 2025)
Trinita®コアでのBootloaderによるソフトウェアの読み出しと実行（2025年2月版）
▶ How to Replace the RISC-V Core in Sapphire SoC with Trinita® Core (February 2025)
Sapphire SoCのRISC-VコアをTrinita®コアに置き換える手順（2025年2月版）
*The current model is also capable of being implemented in RISC-V(RV64IM).
*RISC-V（RV64IM）にも対応可能です。
| Trinita® | 5-stage Pipeline (MicroBlaze™ equiv.) | |
|---|---|---|
| Energy consumption (Dhrystone) | 0.224 J | 3.488 J |
| Operating frequency | 1/2.5× for equal throughput | baseline |
| Hazard Occurrence | No | Yes |
| Clock Count (Branch/Interrupt) | ◎ Fully deterministic | △ Variable |
*Dhrystone benchmark v2.2, 512,000 iterations / Arty-A7 100T / 25MHz
*The current model further halves energy consumption.
*Proven in a pulse oximeter: continuous SpO2 monitoring for 2+ days on a single AA rechargeable battery. Try the free evaluation build on GitHub — runs on Efinix® Sapphire SoC today.
Source:
*K.Hatakeyama et al., “An “Energy Efficient Processor Applicable to Continuous SPO2 Monitoring (https://ieeexplore.ieee.org/document/9621795),” in Proceedings of 2021 IEEE 10th Global Conference on Consumer Electronics (GCCE), 2021.
| Trinita® | MicroBlaze™（5ステージパイプライン） | |
|---|---|---|
| エネルギー消費量（Dhrystone） | 0.224 J | 3.488 J |
| 動作周波数 | 同等処理を 1/2.5× で実現 | 基準 |
| ハザードの発生 | なし | あり |
| 条件分岐や割り込み処理に要するクロック数 | ◎ 確定的 | △ 不確定 |
*Dhrystone benchmark v2.2、512,000回実行 / Arty-A7 100T / 25MHz
*現在はTrinnitaⓇの性能向上により、エネルギー消費量（J）はさらに半減しています。
*充電式単三電池1本でSpO2の2日以上連続モニタリングを実証済み。IoTセンサ・ヘルスケア・エッジAIへの組み込みに、まずは評価版をお試しください。
出典：
*K.Hatakeyama他、「An Energy Efficient Processor Applicable to Continuous SPO2 Monitoring」、GCCE 2021論文集
Instruction memory connects directly to the decoder. No instruction register, no fetch stage. An instruction cycle is processed in one stage (one clock) because of the simple design.
Note: *Trinita® is designed with a Harvard architecture.
命令メモリをデコーダに直結。インストラクション・レジスタなし、フェッチステージなし。
ノイマンボトルネックを軽減する「命令の読み出し時間ゼロ」で1命令サイクルを1ステージ（1クロック）で処理します。
注記：*Trinita®はハーバード型アーキテクチャで設計されています。
All instructions complete sequentially in one clock. Control hazards and data hazards cannot occur. Branch prediction logic is unnecessary by design.
すべての命令が1クロックで逐次完了するため、制御ハザードもデータハザードも原理的に発生しません。分岐予測ロジックは設計上不要です。
Achieves the same throughput as a 5-stage pipeline at 1/2.5 the operating frequency. Lower frequency means lower dynamic power — without sacrificing performance.
*Compared with the 5-stage pipeline.
5ステージパイプラインと同等のスループットを、1/2.5の動作周波数で実現。周波数を下げることで動的消費電力を削減しながら、性能を維持します。
*5ステージパイプラインとの比較
Every instruction completes in exactly one clock. The number of clocks required for any task is fully predictable — simplifying real-time scheduling and enabling robust multi-core design.
すべての命令が厳密に1クロックで完結します。任意のタスクに要するクロック数が完全に予測可能なため、リアルタイムスケジューリングが
容易になり、堅牢なマルチコア設計が可能です。
Dhrystone benchmark (v2.2, 512,000 iterations) on Arty-A7 100T at 25 MHz: Trinita® consumed 0.224 J versus 3.488 J for MicroBlaze™ — 6.4% of the 5-stage pipeline equivalent. ASIC prototypes fabricated in ROHM 180 nm and Renesas SOTB 65 nm.
*Based on collaborative research with Hirosaki University.
*The current model achieved higher performance, while successfully further halving energy consumption.
Source: *K.Hatakeyama et al.,“An Energy Efficient Processor Applicable to…” 2021.
Arty-A7 100T / 25MHzでのDhrystoneベンチマーク（v2.2、512,000回）：Trinita®は0.224J、MicroBlaze™は3.488J。5ステージパイプライン比6.4%を実測。ROHM 180nmおよびルネサス SOTB 65nmプロセスでのASIC試作も完了しています。
*弘前大学との共同研究による
*現在はTrinitaⓇの性能向上により、エネルギー消費量はさらに半減しています。
出典：*K.Hatakeyama他、「An Energy Efficient Processor Applicable to Continuous SPO2 Monitoring」、GCCE 2021論文集
Proven in continuous sensor operation. Trinita®'s low clock frequency and single-stage design minimize dynamic power without sacrificing throughput — ideal for battery-powered nodes requiring always-on operation.
Verified applications：
Environmental sensors / Agricultural IoT / Industrial monitoring nodes / BLE beacons / Smart home devices
連続センサー動作で実証済み。低動作周波数と1ステージ設計により、
スループットを維持しながら動的消費電力を最小化。
常時動作が求められるバッテリー駆動ノードに最適です。
実証済み用途：
温湿度・環境センサー / 農業IoT / 産業用モニタリングノード / BLEビーコン /
スマートホームデバイス
Demonstrated in continuous SpO2 monitoring for 2+ days on a single AA rechargeable battery. Deterministic execution enables reliable real-time vital-sign processing in compact, low-power form factors.
Verified applications：
SpO2 monitoring / Fitness trackers / Heart rate & temperature monitors / Medical patch sensors
*The current model enables 2x longer monitoring.
Source: *K.Hatakeyama et al., “An Energy Efficient Processor Applicable to…”2021.
充電式単三電池1本でSpO2を2日以上連続モニタリングすることを実証済み。確定的実行により、小型・低消費電力の筐体でも信頼性の高いリアルタイムバイタルサイン処理が可能です。
実証済み用途：
SpO2モニタリング / フィットネストラッカー / 心拍・体温モニタ /
医療用パッチセンサー
*現在はTrinita®の性能向上により、さらに2倍の時間のモニタリングが可能です。
出典：*Hatakeyama他、「An Energy Efficient Processor Applicable to Continuous SPO2 Monitoring」、GCCE 2021論文集
AI and image processing edge computing is documented in official materials, supported by Trinita®'s robust multi-core capability and deterministic execution.
Verified applications：
AI and image processing edge computing
Potential applications：
Anomaly detection (vibration/sound/motor) / Keyword spotting / Simple gesture recognition / Low-resolution object detection / On-device training and inference
AI・画像処理のエッジコンピューティングは公式資料に記載済み。
Trinita®の堅牢なマルチコア性能と確定的実行がこれを支えます。
実証済み用途：
AI・画像処理のエッジコンピューティング
展開想定：
異常検知（振動・音・モーター） / キーワードスポッティング /
簡易ジェスチャー認識 / 低解像度物体検知 / オンデバイス学習・推論
Deterministic clock-per-instruction execution and robust multi-core operation are documented in official materials, maintaining real-time performance and power efficiency even as branch and interrupt frequency increases.
Verified applications：
Systems requiring real-time performance
Potential applications：
Motor control, robotics, and other timing-critical domains
1命令1クロックの確定的実行と堅牢なマルチコア動作は公式資料に記載済み。
分岐・割り込み頻度が上がってもリアルタイム性と電力効率を維持します。
実証済み用途：
リアルタイム性が求められるシステム全般
展開想定：
モーター制御・ロボティクスなど、タイミング保証が重要な分野
A free evaluation build is publicly available on GitHub, ready to run on Efinix® Trion® and Titanium® FPGAs. Trinita®'s single-stage simplicity makes it an ideal reference design for CPU architecture courses and SoC design exercises.
Verified applications：
CPU architecture courses / SoC design exercises / FPGA implementation experiments / Lightweight research prototypes
無償評価版をGitHubで公開中。Efinix® Trion®およびTitanium® FPGAですぐに動作確認できます。
1ステージ設計のシンプルさは、CPUアーキテクチャの授業やSoC設計演習のリファレンス実装として
最適です。
実証済み用途：
CPUアーキテクチャ授業 / SoC設計演習 / FPGA実装実験 /
研究用軽量プロトタイプ
Trinita®'s fully deterministic execution and ultra-low power consumption are architectural characteristics with potential relevance to space applications, such as satellite attitude control and telemetry processing. This is an exploratory direction — not yet evaluated or verified for space environments (including radiation tolerance).
Potential applications： CubeSat attitude control / Telemetry processing
*Exploratory — Future Direction
Trinita®の完全な確定的実行と超低消費電力という特性は、衛星の姿勢制御やテレメトリ処理といった宇宙用途にも理論上関連
する可能性があります。これは構想段階の可能性であり、宇宙環境（放射線耐性を含む）での評価・検証は行われていません。
展開想定：
小型衛星（CubeSat）の姿勢制御 / テレメトリ処理
*構想段階 — 将来の方向性
Trinita® eliminates the instruction fetch stage entirely by connecting instruction memory (RAM) directly to the decoder — removing the instruction register and completing every instruction in exactly one clock cycle.
In a conventional 5-stage pipeline, conditional branches and interrupts cause pipeline flushes and stalls. Trinita®'s single-stage design has no pipeline, so no control hazards or data hazards can occur. Branch prediction logic is unnecessary by design.
Because all instructions complete in one clock, the number of clocks required for any given task is fully deterministic — a property that makes real-time scheduling straightforward and enables robust multi-core implementation without sacrificing throughput.
Operating at 1/2.5 the clock frequency of a 5-stage pipeline while delivering equivalent throughput, Trinita® achieves dramatically lower dynamic power. Verified on Xilinx® Artix®-7 100T (25 MHz): energy consumption during Dhrystone execution (512,000 iterations) measures 0.224 J versus 3.488 J for Xilinx® MicroBlaze™ — 6.4% of the pipeline equivalent.
*The current model further halves energy consumption(J) .
Source: *K.Hatakeyama et al., “An Energy Efficient Processor Applicable to…”2021.
The core is implemented in Verilog and integrates into Efinix® Sapphire SoC as a drop-in replacement for the VexRiscv core. FPGA targets include all EfinixⓇ FPGAs (TrionⓇ / Titanium™ / Topaz™). Proprietary peripherals available. ASIC prototypes have been fabricated in ROHM 180 nm and Renesas SOTB 65 nm processes in joint research with Hirosaki University.
*TrinitaⓇ is based on our patented architecture. It is also capable of being implemented in devices other than those mentioned above (including ASIC).
For more information, please use our contact form.
Trinita®は、命令メモリ（RAM）をデコーダに直結することで命令フェッチステージを完全に排除し、インストラクション・レジスタを不要とします。すべての命令を1クロックで完結させる、極めてシンプルな設計です。
通常の5ステージパイプラインでは、条件分岐や割込み発生時にパイプラインのフラッシュやストールが生じます。Trinita®はパイプラインを持たないため、制御ハザードもデータハザードも原理的に発生せず、分岐予測ロジックも不要です。
すべての命令が1クロックで逐次完了するため、任意の処理に要するクロック数は完全に確定的です。これによりリアルタイムスケジューリングが容易になるとともに、スループットを損なわない堅牢なマルチコア化が可能になります。
5ステージパイプラインの約1/2.5の動作周波数で同等の処理量を実現するため、動的消費電力を大幅に削減できます。Xilinx® Artix®-7 100T（25MHz）での実測値：Dhrystoneベンチマーク512,000回実行時の
エネルギー消費量は0.224J（Xilinx® MicroBlaze™は3.488J）、すなわちパイプライン比6.4%を実証済みです。
*現在はTrinitaⓇの性能向上により、エネルギー消費量（J）はさらに半減しています。
出典：*K.Hatakeyama他、「An Energy Efficient Processor Applicable to Continuous SPO2 Monitoring」、GCCE 2021論文集
コアはVerilogで実装され、Efinix® Sapphire SoCにVexRiscvコアの差し替えとして統合できます。全てのEfinixⓇ FPGAs （TrionⓇ / Titanium™ / Topaz™）に対応可能です。また、当社独自のペリフェラルのご用意もあります。ASICについては弘前大学との共同研究によりROHM 180nmおよびルネサスエレクトロニクス SOTB 65nmプロセスでの試作を完了しています。
*Trinita®はアーキテクチャ特許のため、上記以外のデバイス（ASIC含む）への実装も可能です。詳しくは「コンタクト」からお問い合わせください。
The 5-stage pipeline introduces stalls on every branch and interrupt.
The 1-stage design has none — every instruction completes in one clock, every time.
5ステージパイプラインは分岐・割り込みのたびにストールが発生します。
1ステージ設計にストールはなく、すべての命令が常に1クロックで完結します。
*For implementation in third-party FPGAs, please contact us.
*他社FPGAsへの実装はご相談ください。
| Item / 項目 | Specification / 内容 |
|---|---|
| Architecture / アーキテクチャ | 1-Stage (Single-Cycle, Non-pipeline) 1ステージ（1命令サイクル、非パイプライン） |
| ISA/ 命令セット | RISC-V RV32IM* *Also available for RISC-V RV64IM. *RISC-V RV64IMにも対応可。 |
| Performance / 性能 (No Cache / キャッシュなし) | 1.79 DMIPS/MHz 2.9 CoreMark/MHz ※ vs. VexRiscv(6-stage pipeline/6ステージパイプライン) 1.08 DMIPS/MHz ・1.69 CoreMark/MHz |
| Operating Frequency / 動作周波数 | Trion® T8: 13 MHz Trion® T20: 30 MHz Titanium™ Ti60: 83 MHz |
| On-chip Memory / オンチップメモリ |
T8: 8 KB (imem 4KB + dmem 4KB) T20: 64 KB (imem 32KB + dmem 32KB) Ti60: 64 KB (imem 32KB + dmem 32KB) *For alternative memory sizes, please contact us. *メモリ容量はご相談ください。 |
| CPU Register / CPUレジスタ | Selectable: Block RAM or FF Block RAM または FF（選択可） |
| Pipeline / パイプライン | None — Hazard-free, no branch prediction required 分岐予測・ハザード処理不要。 |
| Supported Boards / 対応ボード |
All Efinix® development kits すべてのEfinix®開発キット |
| Target Device / ターゲット | All Efinix®FPGAs（Trion®/Titanium™/Topaz™） すべてのEfinix®FPGAs *Can replace VexRiscv-Core of Efinix® Sapphire SoC *Efinix® Sapphire SoC（VexRiscvコアと差し替え可） |
| Peripherals / ペリフェラル |
Proprietary Peripherals：UART x 2ch, I2C x 2ch, SPI x 2ch *One channel (1ch) each is available for T8. *Existing peripherals of Efinix® Sapphire SoC can be reused as-is during core replacement. *For customization such as adding or modifying features, please contact us. 当社独自のペリフェラル：UART x 2ch, I2C x 2ch, SPI x 2ch *T8は各1chずつ使用可能。 *コア差し替え時はEfinix® Sapphire SoCのペリフェラルをそのまま使用可能。 *機能追加・変更等のカスタマイズについてはご相談ください。 |
| HDL / 設計言語 | Verilog |
| EDA Tool / 開発環境 | Efinity® IDE 2023.2 or later / RISC-V IDE 2023.1 or later Efinity® IDE 2023.2以降 / RISC-V IDE 2023.1以降 |
| Patent / 特許 |
US 8,516,225 B2 / US 12,111,788 B2 JP 4862100 / JP 7384374 TW I-389027 / TW I-862545 KR 10-1178293 |
| License / ライセンス | Free evaluation build available (1-hour limit) Commercial license available 無償評価版あり（動作時間1時間制限）。 商用ライセンス：お問い合わせください。 |
*Performance figures are based on internal testing and may vary depending on implementation conditions.
*Please contact us for ASIC conversion inquiries.
*性能数値は当社比（実装条件により変動します）。
*ASIC化をご検討の場合はご相談ください。
Trinita® 1-stage RISC-V core implemented on Efinix® Trion® T20, demonstrated in a battery-powered non-contact thermometer. Operating at 25 MHz, Trinita® delivers equivalent throughput to Sapphire SoC (VexRiscv) at 42 MHz while consuming 44.6 mW versus 71.2 mW — a 37% power reduction. In applications with frequent branch instructions and interrupts, the advantage of Trinita®'s hazard-free design widens further.
Efinix® Trion® T20にTrinita® 1ステージ RISC-Vコアを実装し、バッテリー駆動の非接触温度計として動作実証しました。25MHz動作でSapphire SoC（VexRiscv）の42MHz動作と同等の処理量を実現しながら、消費電力は44.6mW対71.2mWと37%削減。条件分岐や割り込みが多い負荷の高いプログラムでは、処理遅延のないTrinita®のメリットがさらに広がります。
Trinita® 1-stage RISC-V core (RV32IM) implemented as a subsystem within Efinix® Titanium™ Ti375C529 FPGA, which features a quad-core hardened RISC-V block. The implementation uses 6,831 of 362,880 available logic elements — allowing up to 53 Trinita® cores to be instantiated simultaneously in the logic area. Peripherals include SPI×1, I2C×2, UART×2, and GPIO.
クアッドコアハードRISC-Vブロックを搭載したEfinix® Titanium™ Ti375C529 FPGAのサブシステムとしてTrinita® 1ステージ RISC-Vコア（RV32IM）を実装しました。使用ロジック数は362,880中6,831で、ロジック領域に理論上最大53セットの同時実装が可能です。ペリフェラルはSPI×1、I2C×2、UART×2、GPIOをサポートします。
*Please note that the detailed PDF for this case is available in Japanese only.
*本事例の詳細は日本語のPDFのみとなります。
A real-world system demo implementing Trinita® 1-stage RISC-V core (RV32IM) as a subsystem in Efinix® Titanium™ Ti375C529 FPGA, demonstrating low-power sleep control for an event venue crowd monitoring system. Trinita® remains active during sleep mode to monitor inputs, enabling instant wake-up. Operating at 25 MHz, it matches VexRiscv at 42 MHz in throughput while achieving lower power consumption.
The demo also demonstrates robust multi-core scaling — with no hazards or wasted cycles, real-time performance and power efficiency are maintained even as branch and interrupt frequency increases.
Efinix® Titanium™ Ti375C529 FPGAのサブシステムとしてTrinita® 1ステージ RISC-Vコア（RV32IM）を実装し、イベント会場の混雑状況リアルタイム表示システムでの低消費電力スリープ制御を実証しました。スリープ中もTrinita®が動作して入力を監視し、ボタン押下で即座にメイン機能が復帰します。25MHz動作でVexRiscv 42MHz相当の処理量を実現しながら低消費電力を達成。ハザードや無駄な処理が発生しないため、分岐・割り込み頻度が上がっても高いリアルタイム性と電力効率を維持したまま堅牢なマルチコア分散処理が可能です。
Trinita® is not a concept — it is a production-ready IP core backed by peer-reviewed research, international patents, and silicon-proven results.
構想から実装へ。Trinita®は査読済み論文・国際特許・シリコン実証済みの結果に裏付けられた、実用レベルのIPコアです。
Joint Research / 共同研究 Hirosaki University — Since 2018 / 弘前大学 — 2018年より
Peer-Reviewed Papers / 査読済み論文 IEEE MWSCAS 2019 / IEEE GCCE 2021 / SASIMI 2021 / SASIMI 2024
Silicon-Proven / シリコン実証済み ROHM 180nm ASIC / Renesas SOTB 65nm ASIC
International Patents / 国際特許（7件） US 8,516,225 B2 / US 12,111,788 B2 / JP 4862100 / JP 7384374 / TW I-389027 / TW I-862545 / KR 10-1178293
Official Partner / 公式パートナー認定 Efinix® Official Partner — Asia Pacific
RISC-V International Strategic Member
Award / 受賞 Innovation Business Award 2021 "Yoi Shigoto Okoshi Award" / よい仕事おこし賞 （Sponsored by Johnan Shinkin Bank / 城南信用金庫提供）
Now Available on GitHub — Trinita® 1-Stage RISC-V Core Efinix® Trion™ T8 / T20 / Titanium™ Ti60対応
GitHub公開中 — 評価版を今すぐ試せます ▶ Try Free Evaluation (GitHub) / 評価版を試す
*TrinitaⓇ is based on our patented architecture. It is also capable of being implemented in devices other than those mentioned above (including ASIC).
For more information, please use our contact form.
*TrinitaⓇはアーキテクチャ特許のため、上記以外のデバイス（ASIC含む）への実装も可能です。詳細については、お問い合わせフォームをご利用ください。
For commercial licensing, technical questions, or partnership inquiries, please reach out.
商用ライセンス・技術的なご質問・ パートナーシップについては お気軽にお問い合わせください。